CLK <= '1'; wait until time >= 10 ns;Error (10552): VHDL expression error at ALU_4bit_tb.vhd(42): illegal time in expression

在VHDL设计中，`CLK <= '1'; wait until time >= 10 ns;`这样的语法错误通常发生在试图直接在等待条件中使用模拟时间（`time`）变量。VHDL中，`wait until`用于同步操作，它通常与进程（process）中的事件驱动触发结合使用，而不是与硬编码的时间值一起。

`time`是一个特殊信号，在模拟模式下表示仿真时间，但在行为级描述语言（如VHDL）中，它是不可预测的，并且不允许直接用于设定精确的等待时间。你如果需要控制时序，应该使用计数器、周期寄存器或者其他能够基于系统时钟的行为来实现。

错误提示 "illegal time in expression" 表明编译器无法识别`time >= 10 ns`这种形式的表达式。正确的做法可能是创建一个定时器或计数器，比如：

signal counter : integer range 0 to 9999; -- 使用一个计数器替代
...
process(clk)
begin
  if rising_edge(clk) then
    counter <= counter + 1;  -- 每个时钟周期加一
    if counter = 10000 then -- 当计数器等于10000时，即10ns
      -- 这里执行你的操作
      counter <= 0; -- 或者重置计数器
    end if;
  end if;
end process;

这样，就可以通过计数器间接控制等待的时间了。

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Error (10533): VHDL Wait Statement error at Led_contr_TB.vhd(23): Wait Statement must contain condition clause with UNTIL keyword

当在VHDL代码中遇到 "Wait Statement error at Led_contr_TB.vhd(23): Wait Statement must contain condition clause with UNTIL keyword" 错误时，这表明你使用的 `wait` 语句不符合VHDL规范。VHDL中的 `wait` 用于阻塞进程等待某个条件满足，必须包含一个直到 (`until`) 关键字引导的条件表达式。这里是一些可能的解决方案：

1. 检查你的 `wait` 语句：确保它以 `wait until` 开始，后面跟着一个布尔表达式。例如：`wait until rising_edge(clk);` 这里 `rising_edge(clk)` 就是一个条件。

2. 确保条件明确：`until` 后面的条件应该是可以计算的结果，如信号状态改变、定时器到期等。

3. 空 `wait` 要避免：如果你只是想暂停进程，最好使用 `process` 中的 `delay` 或 `time delay`，而不是直接使用 `wait`。

4. 检查语法：确保 `wait` 语句出现在正确的上下文中，例如 `for` 循环或 `process` 结构内部。

5. 更新和编译：将修正后的 `wait` 语句应用到对应的代码行，并重新编译。

例子：

wait for 100 ns after last_change;
wait until clk'event and clk = '1';