用vhdl实现一个带使能的输入32bit寄存器控制的状态机每个状态完成后延时1ms

以下是一个简单的实现，其中状态机有四个状态，分别为 IDLE、STATE1、STATE2 和 STATE3。在 IDLE 状态下，输入数据将不会被存储。在其他状态下，输入数据将被存储，并且状态机将在完成状态后等待1ms，然后转移到下一个状态。使能信号控制着状态机是否应该进入下一个状态。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity state_machine is
    port(
        clk : in std_logic;
        reset : in std_logic;
        enable : in std_logic;
        input_data : in std_logic_vector(31 downto 0);
        output_data : out std_logic_vector(31 downto 0)
    );
end entity state_machine;

architecture rtl of state_machine is
    type state_type is (IDLE, STATE1, STATE2, STATE3);
    signal current_state, next_state : state_type;
    signal counter : unsigned(31 downto 0);
    signal register_data : std_logic_vector(31 downto 0);
begin

    -- Register
    process(clk, reset)
    begin
        if reset = '1' then
            register_data <= (others => '0');
        elsif rising_edge(clk) then
            if enable = '1' then
                register_data <= input_data;
            end if;
        end if;
    end process;

    -- State machine
    process(clk, reset)
    begin
        if reset = '1' then
            current_state <= IDLE;
            counter <= (others => '0');
        elsif rising_edge(clk) then
            current_state <= next_state;
            case current_state is
                when IDLE =>
                    if enable = '1' then
                        next_state <= STATE1;
                    else
                        next_state <= IDLE;
                    end if;
                when STATE1 =>
                    counter <= counter + 1;
                    if counter = to_unsigned(1000000, counter'length) then
                        counter <= (others => '0');
                        next_state <= STATE2;
                    else
                        next_state <= STATE1;
                    end if;
                when STATE2 =>
                    register_data <= (others => '0');
                    counter <= counter + 1;
                    if counter = to_unsigned(1000000, counter'length) then
                        counter <= (others => '0');
                        next_state <= STATE3;
                    else
                        next_state <= STATE2;
                    end if;
                when STATE3 =>
                    output_data <= register_data;
                    counter <= counter + 1;
                    if counter = to_unsigned(1000000, counter'length) then
                        counter <= (others => '0');
                        next_state <= IDLE;
                    else
                        next_state <= STATE3;
                    end if;
            end case;
        end if;
    end process;

end architecture rtl;

在这个实现中，我们使用一个名为 `state_type` 的自定义类型来表示状态机的状态。我们还使用了三个信号：`current_state` 表示当前的状态，`next_state` 表示下一个状态，`counter` 表示状态完成后的计数器。

在时钟上升沿时，状态机将检查当前状态并根据该状态执行相应的操作。在 IDLE 状态下，如果使能信号为高电平，则状态机将转移到 STATE1 状态。在 STATE1 状态下，状态机将增加计数器的值，并检查是否达到了 1ms 的延迟。如果是，则状态机将转移到 STATE2 状态，并重置计数器的值。如果不是，则状态机将继续保持在 STATE1 状态。在 STATE2 状态下，状态机将清除输入寄存器并继续增加计数器的值。一旦计数器达到 1ms 的延迟时间，状态机将转移到 STATE3 状态。在 STATE3 状态下，状态机将输出输入寄存器的值并继续增加计数器的值。一旦计数器达到 1ms 的延迟时间，状态机将回到 IDLE 状态。

请注意，我们在时钟上升沿时更新当前状态。这是因为我们希望状态机在完成状态后等待1ms。如果我们在下降沿时更新状态，状态机将在等待1ms之前立即转移到下一个状态，这可能会导致延迟不正确。