python正则表达式匹配verilog中的模块

可以使用Python的re模块来匹配Verilog中的模块。下面是一个示例代码：

import re

# Verilog代码示例
verilog_code = '''
module adder(
    input [3:0] a,
    input [3:0] b,
    output [4:0] sum
);
    assign sum = a + b;
endmodule
'''

# 匹配模块名称和端口列表
module_pattern = r'module\s+(\w+)\s*\(([\w\s\[\]:,]+)\);'
module_match = re.search(module_pattern, verilog_code)

if module_match:
    module_name = module_match.group(1)
    port_list = module_match.group(2).split(',')
    print('Module name:', module_name)
    print('Port list:', port_list)
else:
    print('Module not found!')

输出结果为：

Module name: adder
Port list: ['input [3:0] a', ' input [3:0] b', ' output [4:0] sum']

以上代码中，使用正则表达式模式`module\s+(\w+)\s*\(([\w\s\[\]:,]+)\);`来匹配模块名称和端口列表。其中：

- `\s+`匹配空格；
- `(\w+)`匹配一个或多个字母、数字或下划线，用于匹配模块名称；
- `\s*`匹配零个或多个空格；
- `\(`和`\)`匹配左右圆括号；
- `([\w\s\[\]:,]+)`匹配一个或多个字母、数字、下划线、空格、冒号或方括号，用于匹配端口列表。其中，方括号表示端口的位宽，冒号表示端口的方向，逗号表示端口列表的分隔符。