用Verilog语言写一个D触发器

下面是一个基本的 D 触发器的 Verilog 代码示例：

module d_flip_flop(input clk, input reset, input d, output reg q);
    always @(posedge clk, posedge reset) begin
        if (reset) begin
            q <= 1'b0;
        end
        else begin
            q <= d;
        end
    end
endmodule

这个代码示例定义了一个 D 触发器模块，包含了时钟信号 `clk`，重置信号 `reset`，数据输入信号 `d` 和数据输出信号 `q`。在时钟信号和重置信号上升沿时，根据重置信号的状态，将数据输出信号 `q` 更新为输入数据信号 `d` 或者清零。