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EDA大作业--含异步清零和同步时钟的模可变计数器设计（VHDL）

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CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。

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一．实验目的：

1. 进一步熟悉计数器的设计。

2. 学习模可变计数器的设计。

二．实验要求：

1. 从已做的实验中选出一个加以改进或拓展。

2. 自己动手，查阅资料，有所突破。

三．实验题目：

含异步清零和同步时钟的模可变计数器设计

四．实验设计：

1. 实验原理：

含异步清零和同步时钟的模可变计数器的逻辑图如图所

示。

CLK 为时钟输入，RST 为异步清零端，D[2..0]为模式

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用VHDL代码写异步模八计数器设计，由JK→T构成异步模八计数器为74LS138产生连续变化的地址信号;0 f1为连续脉冲CP，为便于视觉观察，输入频率一.般应为1-10Hz;Q2、Q1、Q0分别接到74138的地址端A2、A1、A0;

好的，下面是异步模八计数器的VHDL代码： ``` library ieee; use ieee.std_logic_1164.all; entity async_counter is port ( CP : in std_logic; -- 连续脉冲输入 A0, A1, A2 : out std_logic; -- 74138的地址...

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hefeiyan

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