=JOIN("+",FILTER(B2:B1000,B2:B1000<>"")) 报错 该函数无效

时间: 2023-07-19 22:25:32 浏览: 103
如果您的Excel版本低于2016,那么JOIN函数是不可用的,因此会出现“该函数无效”的错误。 在这种情况下,您可以使用以下公式来替代: ``` =IFERROR(INDEX(B:B, SMALL(IF(B2:B65536<>"", ROW(B2:B65536)-ROW(B2)+1), ROW()-ROW(B2)+1)), "") ``` 该公式会将B2单元格后的所有非空单元格按顺序连接起来,并使用“+”符号分隔。如果B列中没有非空单元格,则返回空字符串。 请注意,该公式使用了数组公式,因此在输入后需要使用Ctrl + Shift + Enter组合键进行确认。
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=TEXTJOIN("+",TRUE,OFFSET(B2,,,COUNTA(B:B)-1))这个公式报错#NAME?

这个公式使用了Excel 2016及以上版本中的TEXTJOIN函数,如果您的Excel版本低于2016,则会出现 #NAME? 错误。 如果您的Excel版本低于2016,您可以尝试使用下面这个公式来实现相同的功能: ``` =JOIN("+",FILTER(B2:B1000,B2:B1000<>"")) ``` 该公式的含义是:使用"+"符号将B列中除了B1单元格以外的所有有内容的单元格连接起来。其中,B2:B1000表示要筛选的数据范围,B2:B1000<>""表示筛选出非空单元格,JOIN函数用于将筛选出的单元格用"+"符号连接起来。 请注意,上述公式中的数据范围是B2:B1000,如果您的数据超过这个范围,请根据实际情况修改公式中的数据范围。

module fsj_5(RA, wt, rd, m, rst, clk, d, out, sel); input [1:0]RA; //通用寄存器选择 input rd, wt, rst, clk; //读开关,写开关,置零开关,时钟 input [1:0]m; //功能选择 input [15:0]d; //输入 output reg [7:0]out; //数码管输出 output reg [2:0]sel; //数码管3-8译码器输出 reg [3:0]data; reg [15:0]R0; reg [15:0]R1; reg [15:0]R2; reg [15:0]R3; reg [15:0]mid; reg [15:0]counter; reg clk_alt; reg [2:0]l; //变频段 always @(negedge clk) begin if(l>=7) l=0; else l=1+l; clk_alt=l[2]; end //读写操作 always @(RA or rd or wt) begin case(RA) 0:begin if(rd==1&&wt==0) R0=d; else if(rd==0&&wt==1) mid=R0; end 1:begin if(rd==1&&wt==0)R1=d; else if(rd==0&&wt==1)mid=R1; end 2:begin if(rd==1&&wt==0) R2=d; else if(rd==0&&wt==1) mid=R2; end 3:begin if(rd==1&&wt==0) R3=d; else if(rd==0&&wt==1) mid=R3; end endcase end //PC寄存器 always @(negedge clk_alt) begin if(rst==0)counter=0; else case(m) 1:counter=counter-1; 2:counter=counter+1; 3:counter=mid; endcase end //output always @(negedge clk) begin sel=sel+1; if(sel>=8) sel=0; case(sel) 0:data=counter[15:12]; 1:data=counter[11:8]; 2:data=counter[7:4]; 3:data=counter[3:0]; 4:data=mid[15:12]; 5:data=mid[11:8]; 6:data=mid[7:4]; 7:data=mid[3:0]; endcase end //译码 always case (data) 0:out=63; 1:out=6; 2:out=91; 3:out=79; 4:out=102; 5:out=109; 6:out=125; 7:out=7; 8:out=127; 9:out=111; 10:out=119; 11:out=124; 12:out=57; 13:out=94; 14:out=121; 15:out=113; endcase endmodule将这段代码修改成可以使用键盘输入数据

module fsj_5(RA, wt, rd, m, rst, clk, key, out, sel); input [1:0]RA; //通用寄存器选择 input rd, wt, rst, clk; //读开关,写开关,置零开关,时钟 input [1:0]m; //功能选择 input [3:0]key; //键盘输入 output reg [7:0]out; //数码管输出 output reg [2:0]sel; //数码管3-8译码器输出 reg [3:0]data; reg [15:0]R0; reg [15:0]R1; reg [15:0]R2; reg [15:0]R3; reg [15:0]mid; reg [15:0]counter; reg clk_alt; reg [2:0]l; //变频段 always @(negedge clk) begin if(l>=7) l=0; else l=1+l; clk_alt=l[2]; end always @(RA or rd or wt) begin case(RA) 0:begin if(rd==1&&wt==0) R0=key; //修改此处,将键盘输入写入寄存器 else if(rd==0&&wt==1) mid=R0; end 1:begin if(rd==1&&wt==0)R1=key; else if(rd==0&&wt==1)mid=R1; end 2:begin if(rd==1&&wt==0) R2=key; else if(rd==0&&wt==1) mid=R2; end 3:begin if(rd==1&&wt==0) R3=key; else if(rd==0&&wt==1) mid=R3; end endcase end always @(negedge clk_alt) begin if(rst==0)counter=0; else case(m) 1:counter=counter-1; 2:counter=counter+1; 3:counter=mid; endcase end always @(negedge clk) begin sel=sel+1; if(sel>=8) sel=0; case(sel) 0:data=counter[15:12]; 1:data=counter[11:8]; 2:data=counter[7:4]; 3:data=counter[3:0]; 4:data=mid[15:12]; 5:data=mid[11:8]; 6:data=mid[7:4]; 7:data=mid[3:0]; endcase end always case (data) 4'b0000:out=8'b00111111; 4'b0001:out=8'b00000110; 4'b0010:out=8'b01011011; 4'b0011:out=8'b01001111; 4'b0100:out=8'b01100110; 4'b0101:out=8'b01101101; 4'b0110:out=8'b01111101; 4'b0111:out=8'b00000111; 4'b1000:out=8'b01111111; 4'b1001:out=8'b01101111; 4'b1010:out=8'b01110111; 4'b1011:out=8'b01111100; 4'b1100:out=8'b00111001; 4'b1101:out=8'b01011110; 4'b1110:out=8'b01111001; 4'b1111:out=8'b01110001; endcase endmodule

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module cout(clk,clk1,clk2,clk3,clk4,clk5,start,pause,msh,msl,sh,sl,rst,kin,kout,clk,wei,shi_h,shi_l,fen_h,fen_l,duan, a,led7s); input clk,clk3,clk4,clk5,start,pause,rst,kin; output clk1; output clk2; reg [15:0]k2; reg[7:0] k1; reg clk2; reg clk1; output [3:0]msh,msl,sh,sl; reg[3:0] msh,msl,sh,sl; reg cn1; reg start1=1,pause1=1,rst1=0; output kout; reg kout; reg [3:0]kh,kl; input [3:0]shi_h,shi_l,fen_h,fen_l; output [3:0]duan; output [3:0]wei; reg [3:0]duan; reg [3:0]wei; parameter s0=0,s1=1,s2=2,s3=3; reg [3:0]c_st,n_st; input[3:0]a; output[6:0]led7s; reg[6:0]led7s; //分频模块 always@(posedge clk2) begin if(k2<16'd12499) k2=k2+8'd1; else k2=0; if(k2==16'd12499) clk2=clk2+1;//clk2=2000hz end always @(posedge clk2) begin if(k1<8'd9) k1=k1+8'd1; else k1=0; if(k1==8'd9) clk1=clk1+1;//clk1=100hz end //计数模块 always @(posedge start) start1=~start1; always @(posedge pause) pause1=~pause1; always @(posedge rst) rst1=rst1+1'b1; always @(posedge clk3 or negedge rst1 ) begin if(!rst1) begin{msh,msl}<=8'h00; cn1<=0; end else if(pause1^start1) begin if(msl==9) begin msl<=0; if(msh==9) begin msh<=0; cn1<=1; end else msh<=msh+1'h1; end else begin msl<=msl+1'h1; cn1<=0; end end end always @(posedge cn1 or negedge rst1 ) begin if(!rst1) begin{sh,sl}<=8'h00; end else if(start1^pause1) begin if(sl==9) begin sl<=0; if(sh==5) sh<=0; else sh<=sh+1'h1; end else begin sl<=sl+1'h1; end end end //按键消抖模块 always@(posedge clk4) begin if(!kin) kl<=kl+1'b1; else kl<=4'b0000; end always@(posedge clk4) begin if(kin) kh<=kh+1'b1; else kh<=4'b0000; end always@(posedge clk4) begin if(kh>4'b1100) kout<=1'b1; else if(kl>4'b0111) kout<=1'b0; end //数码管位选模块 always@(posedge clk5) begin c_st<=n_st; end always@* begin case(c_st) s0:begin n_st=s1;wei<=4'b0111;duan<=shi_h; end s1:begin n_st=s2;wei<=4'b1011;duan<=shi_l; end s2:begin n_st=s3;wei<=4'b1101;duan<=fen_h; end s3:begin n_st=s0;wei<=4'b1110;duan<=fen_l; end default:begin n_st=s1;wei<=4'b0111;duan<=shi_h; end endcase end //数码管显示模块 always@(a) case(a) 4'b0000 : led7s<=~7'b0111111; 4'b0001 : led7s<=~7'b0000110; 4'b0010 : led7s<=~7'b1011011; 4'b0011 : led7s<=~7'b1001111; 4'b0100 : led7s<=~7'b1100110; 4'b0101 : led7s<=~7'b1101101; 4'b0110 : led7s<=~7'b1111101; 4'b0111 : led7s<=~7'b0000111; 4'b1000 : led7s<=~7'b1111111; 4'b1001 : led7s<=~7'b1101111; 4'b1010 : led7s<=~7'b1110111; 4'b1011 : led7s<=~7'b1111100; 4'b1100 : led7s<=~7'b0111001; 4'b1101 : led7s<=~7'b1011110; 4'b1110 : led7s<=~7'b1111001; 4'b1111 : led7s<=~7'b1110001; default : led7s<=~7'b0111111; endcase endmodule

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