写一下以下代码的testbench

假设要测试以下简单的Verilog代码：

module adder(input [7:0] a, b, output [7:0] sum);
    assign sum = a + b;
endmodule

以下是一个简单的Verilog testbench，它可以用来测试上述代码：

module adder_tb;
    reg [7:0] a, b;
    wire [7:0] sum;
    
    adder dut(.a(a), .b(b), .sum(sum));
    
    initial begin
        a = 8'b00000001;
        b = 8'b00000010;
        #10;
        if (sum != 8'b00000011) $display("Test failed!");
        else $display("Test passed!");
        $finish;
    end
endmodule

在这个testbench中，我们首先定义了一个输入寄存器a和b，以及一个输出线sum。然后，我们实例化了adder模块，并将输入寄存器和输出线连接到模块的输入和输出端口。接下来，我们在initial块中将输入寄存器a和b分别设置为二进制数00000001和00000010，然后等待10个时间单位。在这个时间单位之后，我们检查输出线sum是否等于二进制数00000011。如果不相等，我们将打印“Test failed!”消息，否则将打印“Test passed!”消息。最后，我们使用$finish语句结束测试。