module uart_rx ( input clk, // 时钟信号 input rst, // 复位信号 input rx, // UART接收信号 output reg [7:0] data_out // 输出数据信号 ); reg [7:0] data [2:0]; // 用于存储接收到的三个8位数据 reg [1:0] cnt; // 用于计数已接收的数据个数 always @(posedge clk or posedge rst) begin if (rst) begin cnt <= 2'b0; data[2'b0] <= 8'h00; data[2'b1] <= 8'h00; data[2'b2] <= 8'h00; data_out <= 8'h00; end else begin if (rx) begin // 如果接收到UART数据 data[cnt] <= rx; // 将数据存储到数组中 cnt <= cnt + 1; // 计数器加1 end if (cnt == 2'b3) begin // 如果已经接收到三个数据 data_out <= data[2'b0]; // 将第一个数据输出 data[2'b0] <= data[2'b1]; // 将第二个数据移动到第一个位置 data[2'b1] <= data[2'b2]; // 将第三个数据移动到第二个位置 data[2'b2] <= 8'h00; // 清空第三个位置 cnt <= 2'b2; // 将计数器重置为2 end end end endmodule

这是一个 Verilog 的模块，用于实现串口接收功能。当接收到数据时，将其存储到一个长度为3的数组中，并且当接收到三个数据时，将第一个数据输出，并将后面两个数据向前移动一个位置，以便接收下一个数据。这个模块需要一个时钟信号 clk，一个复位信号 rst，一个 UART 接收信号 rx，以及一个输出数据信号 data_out。在模块内部，使用了寄存器来存储数据和计数器的值，并使用 always 块来控制数据的存储和输出。