uart接收一个24位的数据，把24位的数据分成三个8位数据，依次在电脑上显示，Verilog

以下是一个简单的Verilog代码，用于实现从UART接收24位数据，并将其分成三个8位数据，依次在电脑上显示。

module uart_rx_display(
    input clk,
    input rst_n,
    input uart_rx,
    output reg [7:0] data_out,
    output reg [7:0] data_out_1,
    output reg [7:0] data_out_2
);

reg [23:0] uart_data;
reg [7:0] uart_cnt;
reg [1:0] state;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        state <= 2'b00;
        uart_cnt <= 0;
        uart_data <= 0;
    end else begin
        case (state)
            2'b00: begin
                if (!uart_rx) begin
                    state <= 2'b01;
                end
            end
            2'b01: begin
                uart_data <= {uart_data[22:0], uart_rx};
                uart_cnt <= uart_cnt + 1;
                if (uart_cnt >= 23) begin
                    state <= 2'b10;
                    uart_cnt <= 0;
                end
            end
            2'b10: begin
                data_out <= uart_data[7:0];
                data_out_1 <= uart_data[15:8];
                data_out_2 <= uart_data[23:16];
                state <= 2'b00;
            end
            default: begin
                state <= 2'b00;
            end
        endcase
    end
end

endmodule

在这个模块中，我们使用了一个有限状态机来处理UART接收的数据。该状态机有三个状态：等待接收数据，接收数据，分解数据。

在等待数据状态，模块等待UART_RX信号的下降沿来启动数据接收。一旦UART_RX信号下降沿被检测到，状态机进入接收状态，并开始接收UART数据。在接收状态，UART数据被串联在一起，直到所有24位的数据都被接收到。一旦24位数据被接收到，状态机进入分解状态，并将数据分成三个8位数据。最后，这三个8位数据被存储在data_out，data_out_1和data_out_2寄存器中，并返回等待状态，等待下一个数据包。

请注意，此代码仅用于示例目的，并未经过完整测试和验证。