uart接收三个数据，三个input，把三个数据依次在电脑上显示，Verilog

以下是一个简单的Verilog代码，可以实现UART接收三个数据并将其依次显示在电脑上：

module uart_receiver(
  input clk,
  input rst,
  input rx,
  output reg [7:0] data_out
);

reg [7:0] data [2:0];
reg [1:0] count;

always @(posedge clk or posedge rst) begin
  if (rst) begin
    data <= 0;
    count <= 0;
  end else begin
    if (rx) begin
      data[count] <= rx;
      count <= count + 1;
      if (count == 2) begin
        $display("%c %c %c", data[0], data[1], data[2]);
        count <= 0;
      end
    end
  end
end

endmodule

该代码通过一个状态机实现数据的接收和显示。当接收到输入数据时，将其存储在一个3个元素的数组中，直到三个数据都接收完毕后，使用 `$display` 函数将其依次显示在电脑上。

请注意，该代码只是一个示例，需要根据具体的应用场景进行修改和调整。