uart接收三个数据，三个input，把三个数据依次在电脑上显示，Verilog

以下是一个简单的Verilog代码，可以实现UART接收三个数据并将其依次显示在电脑上：

module uart_receiver(
  input clk,
  input rst,
  input rx,
  output reg [7:0] data_out
);

reg [7:0] data [2:0];
reg [1:0] count;

always @(posedge clk or posedge rst) begin
  if (rst) begin
    data <= 0;
    count <= 0;
  end else begin
    if (rx) begin
      data[count] <= rx;
      count <= count + 1;
      if (count == 2) begin
        $display("%c %c %c", data[0], data[1], data[2]);
        count <= 0;
      end
    end
  end
end

endmodule

该代码通过一个状态机实现数据的接收和显示。当接收到输入数据时，将其存储在一个3个元素的数组中，直到三个数据都接收完毕后，使用 `$display` 函数将其依次显示在电脑上。

请注意，该代码只是一个示例，需要根据具体的应用场景进行修改和调整。

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uart接收三个数据，input r1,input r2，input r3，把三个数据依次在电脑上显示，Verilog

以下是一个简单的Verilog代码示例，用于从UART接收数据并在电脑上显示出来：

module uart_rx_display(
    input clk,
    input rst,
    input rx,
    output [7:0] data_out
);

reg [7:0] r1, r2, r3;
reg [1:0] state;

assign data_out = r1; // 显示r1

always @(posedge clk) begin
    if (rst) begin
        r1 <= 8'h00;
        r2 <= 8'h00;
        r3 <= 8'h00;
        state <= 2'h0;
    end else begin
        case (state)
            2'h0: begin
                if (rx == 1'b0) begin
                    state <= 2'h1;
                end
            end
            
            2'h1: begin
                r1 <= rx;
                state <= 2'h2;
            end
            
            2'h2: begin
                if (rx == 1'b0) begin
                    state <= 2'h3;
                end
            end
            
            2'h3: begin
                r2 <= rx;
                state <= 2'h4;
            end
            
            2'h4: begin
                if (rx == 1'b0) begin
                    state <= 2'h5;
                end
            end
            
            2'h5: begin
                r3 <= rx;
                state <= 2'h1;
            end
        endcase
    end
end

endmodule

首先定义了三个寄存器r1、r2和r3，以及一个状态寄存器state。在每个时钟上升沿处，使用一个状态机来接收UART数据。首先处于等待状态，等待UART信号线rx变为低电平。一旦检测到低电平，就将状态设置为1，开始接收r1数据。接下来的状态转换是依次接收r2和r3数据，最后回到状态1以等待下一个数据包。在每个状态中，当rx变为高电平时，我们不进行任何操作，只有当它变为低电平时才会接收数据。

在模块的顶层，您可以将data_out连接到FPGA板上的UART模块，并使用串口助手等工具来查看接收到的数据。

uart接收三个input，把三个数据依次在电脑上显示，Verilog

以下是一个简单的Verilog代码示例，用于从UART接收三个输入，并将它们依次显示在计算机上：

module uart_receiver (
    input clk,
    input reset,
    input rx,
    output reg [7:0] data_out
);

reg [7:0] buffer [0:2];
reg [1:0] index = 2;

// UART receive state machine
reg [3:0] state = 0;
always @(posedge clk) begin
    case (state)
        0: if (!reset) begin
               state <= 1;
           end
        1: if (rx == 0) begin
               state <= 2;
               buffer[index] <= 0;
           end
        2: if (rx == 1) begin
               state <= 3;
           end else begin
               buffer[index] <= buffer[index] << 1;
               buffer[index][0] <= rx;
           end
        3: if (index == 0) begin
               state <= 4;
           end else begin
               index <= index - 1;
               state <= 1;
           end
        4: begin
               data_out <= buffer[0];
               $display("Received data: %d", buffer[0]);
               data_out <= buffer[1];
               $display("Received data: %d", buffer[1]);
               data_out <= buffer[2];
               $display("Received data: %d", buffer[2]);
               state <= 0;
           end
        default: state <= 0;
    endcase
end

endmodule

该模块具有一个时钟输入（clk），一个复位输入（reset），一个UART接收器输入（rx）和一个8位数据输出（data_out）。状态机接收串行数据，并将其存储在一个3个元素的缓冲区中。当所有三个数据都接收完毕时，状态机会将它们依次输出到计算机上。在每个数据输出时，$display语句将其打印到控制台上。注意，这只是一个示例，并且可能需要根据您的具体要求进行修改。