实现uart对于输入的三个数据依次在电脑输出，Verilog

下面是一个简单的 Verilog 实现，实现了 UART 接收数据并将其依次发送到电脑上。

module uart_rx_tx(
    input clk,
    input reset,
    input rx,
    output tx
);

reg [7:0] data; // 缓存接收到的数据
reg [2:0] state; // 状态机状态，共3个状态
reg [3:0] count; // 计数器，用于发送数据

// 状态机状态定义
parameter IDLE = 3'b000;
parameter START = 3'b001;
parameter DATA = 3'b010;
parameter STOP = 3'b011;

// 计数器值定义
parameter COUNT_MAX = 4'b1111;

// UART 接收状态机
always @(posedge clk) begin
    if (reset) begin
        state <= IDLE;
        count <= 0;
        data <= 0;
    end else begin
        case (state)
            IDLE: begin
                // 空闲状态，等待开始位
                if (!rx) begin
                    state <= START;
                    count <= 0;
                end
            end
            START: begin
                // 接收开始位
                if (count == 0) begin
                    count <= count + 1;
                end else begin
                    state <= DATA;
                    count <= 0;
                end
            end
            DATA: begin
                // 接收数据位
                if (count == 0) begin
                    data <= rx;
                    count <= count + 1;
                end else if (count < 8) begin
                    data <= {data[6:0], rx};
                    count <= count + 1;
                end else begin
                    state <= STOP;
                    count <= 0;
                end
            end
            STOP: begin
                // 接收停止位
                if (count == 0) begin
                    if (rx) begin
                        // 停止位错误，重新开始接收
                        state <= IDLE;
                    end else begin
                        // 接收成功，将数据发送出去
                        state <= IDLE;
                        count <= 0;
                        $display("Received data: %h", data);
                    end
                end else begin
                    count <= count + 1;
                end
            end
        endcase
    end
end

// UART 发送状态机
always @(posedge clk) begin
    if (reset) begin
        count <= 0;
        tx <= 1;
    end else begin
        case (count)
            0: begin
                // 发送开始位
                tx <= 0;
                count <= count + 1;
            end
            9: begin
                // 发送停止位
                tx <= 1;
                count <= 0;
            end
            default: begin
                // 发送数据位
                tx <= data[count - 1];
                count <= count + 1;
            end
        endcase
    end
end

endmodule

这个模块同时实现了 UART 的接收和发送功能。当接收到完整的一帧数据后，会将数据打印出来。在发送数据时，需要在每个字节的前面加上一个开始位（0），后面加上一个停止位（1）。在发送完一个字节后，等待一段时间再发送下一个字节。这里使用了一个简单的计数器来控制发送的时间。