uart接收三个数据，依次显示在电脑上，Verilog

下面是一个简单的Verilog代码示例，用于从UART接收三个数据并将它们依次显示在电脑上：

module uart_receiver(
    input clk,
    input rstn,
    input rx,
    output reg [7:0] data_out
);

reg [7:0] data [0:2];
reg [1:0] count = 2'b00;

always @(posedge clk or negedge rstn) begin
    if(!rstn) begin
        count <= 2'b00;
    end else begin
        if(rx) begin
            data[count] <= rx;
            count <= count + 1;
        end
    end
end

always @(posedge clk or negedge rstn) begin
    if(!rstn) begin
        data_out <= 8'h00;
    end else begin
        case(count)
            2'b00: data_out <= data[0];
            2'b01: data_out <= data[1];
            2'b10: data_out <= data[2];
            default: data_out <= 8'h00;
        endcase
    end
end

endmodule

此代码使用了两个 `always` 块。第一个 `always` 块用于在每个时钟上升沿时从UART接收数据。每个数据都存储在一个名为 `data` 的数组中，计数器 `count` 递增以确保每个数据都存储在正确的位置。

第二个 `always` 块用于在每个时钟上升沿时将存储在 `data` 数组中的数据输出到 `data_out` 信号。计数器 `count` 用于确定哪个数据应该被输出。如果 `count` 不是0、1或2，则输出0。

请注意，此代码仅作为示例，可能需要根据实际需求进行修改和扩展。