uart接收三个input，把三个数据依次在电脑上显示，Verilog

以下是一个简单的Verilog代码示例，用于从UART接收三个输入，并将它们依次显示在计算机上：

module uart_receiver (
    input clk,
    input reset,
    input rx,
    output reg [7:0] data_out
);

reg [7:0] buffer [0:2];
reg [1:0] index = 2;

// UART receive state machine
reg [3:0] state = 0;
always @(posedge clk) begin
    case (state)
        0: if (!reset) begin
               state <= 1;
           end
        1: if (rx == 0) begin
               state <= 2;
               buffer[index] <= 0;
           end
        2: if (rx == 1) begin
               state <= 3;
           end else begin
               buffer[index] <= buffer[index] << 1;
               buffer[index][0] <= rx;
           end
        3: if (index == 0) begin
               state <= 4;
           end else begin
               index <= index - 1;
               state <= 1;
           end
        4: begin
               data_out <= buffer[0];
               $display("Received data: %d", buffer[0]);
               data_out <= buffer[1];
               $display("Received data: %d", buffer[1]);
               data_out <= buffer[2];
               $display("Received data: %d", buffer[2]);
               state <= 0;
           end
        default: state <= 0;
    endcase
end

endmodule

该模块具有一个时钟输入（clk），一个复位输入（reset），一个UART接收器输入（rx）和一个8位数据输出（data_out）。状态机接收串行数据，并将其存储在一个3个元素的缓冲区中。当所有三个数据都接收完毕时，状态机会将它们依次输出到计算机上。在每个数据输出时，$display语句将其打印到控制台上。注意，这只是一个示例，并且可能需要根据您的具体要求进行修改。