uart接收三个数据，input r1,input r2，input r3，把三个数据依次在电脑上显示，Verilog

以下是一个简单的Verilog代码示例，用于从UART接收数据并在电脑上显示出来：

module uart_rx_display(
    input clk,
    input rst,
    input rx,
    output [7:0] data_out
);

reg [7:0] r1, r2, r3;
reg [1:0] state;

assign data_out = r1; // 显示r1

always @(posedge clk) begin
    if (rst) begin
        r1 <= 8'h00;
        r2 <= 8'h00;
        r3 <= 8'h00;
        state <= 2'h0;
    end else begin
        case (state)
            2'h0: begin
                if (rx == 1'b0) begin
                    state <= 2'h1;
                end
            end
            
            2'h1: begin
                r1 <= rx;
                state <= 2'h2;
            end
            
            2'h2: begin
                if (rx == 1'b0) begin
                    state <= 2'h3;
                end
            end
            
            2'h3: begin
                r2 <= rx;
                state <= 2'h4;
            end
            
            2'h4: begin
                if (rx == 1'b0) begin
                    state <= 2'h5;
                end
            end
            
            2'h5: begin
                r3 <= rx;
                state <= 2'h1;
            end
        endcase
    end
end

endmodule

首先定义了三个寄存器r1、r2和r3，以及一个状态寄存器state。在每个时钟上升沿处，使用一个状态机来接收UART数据。首先处于等待状态，等待UART信号线rx变为低电平。一旦检测到低电平，就将状态设置为1，开始接收r1数据。接下来的状态转换是依次接收r2和r3数据，最后回到状态1以等待下一个数据包。在每个状态中，当rx变为高电平时，我们不进行任何操作，只有当它变为低电平时才会接收数据。

在模块的顶层，您可以将data_out连接到FPGA板上的UART模块，并使用串口助手等工具来查看接收到的数据。