uart接收三个8位的数据，依次显示在电脑上，Verilog

以下是一个简单的Verilog代码示例，用于从UART接收三个8位数据并将其依次显示在电脑上。

module uart_rx (
    input clk, // 时钟信号
    input rst, // 复位信号
    input rx, // UART接收信号
    output reg [7:0] data_out // 输出数据信号
);

reg [7:0] data [2:0]; // 用于存储接收到的三个8位数据
reg [1:0] cnt; // 用于计数已接收的数据个数

always @(posedge clk or posedge rst) begin
    if (rst) begin
        cnt <= 2'b0;
        data[2'b0] <= 8'h00;
        data[2'b1] <= 8'h00;
        data[2'b2] <= 8'h00;
        data_out <= 8'h00;
    end else begin
        if (rx) begin // 如果接收到UART数据
            data[cnt] <= rx; // 将数据存储到数组中
            cnt <= cnt + 1; // 计数器加1
        end
        
        if (cnt == 2'b3) begin // 如果已经接收到三个数据
            data_out <= data[2'b0]; // 将第一个数据输出
            data[2'b0] <= data[2'b1]; // 将第二个数据移动到第一个位置
            data[2'b1] <= data[2'b2]; // 将第三个数据移动到第二个位置
            data[2'b2] <= 8'h00; // 清空第三个位置
            cnt <= 2'b2; // 将计数器重置为2
        end
    end
end

endmodule

该代码使用一个3个元素的数组`data`来存储接收到的三个8位数据，并使用一个计数器`cnt`来跟踪已接收的数据数量。当接收到UART数据时，将该数据存储在数组中，并将计数器加1。当接收到三个数据时，将数组中的第一个数据输出，并将后面的两个数据向前移动一个位置，同时将第三个位置清空。然后将计数器重置为2，以便继续接收下一个数据序列。

需要注意的是，此代码只处理序列中的三个数据，并且没有进行任何错误检测或校验。在实际应用中，可能需要添加这些功能以确保数据的准确性和完整性。