运用verilog hal语言设计，首先always语句设计一位全加器fulladder，再利用component元件语句，调用全加器fulladder，构造四位加法器。一位全加器的S为：a异或b异或c; 一位全加器的C为：（a与b)或(a与c)或(b与c).

在Verilog HDL设计中，要创建一个四位加法器，首先要设计一个基本的一位全加器(full adder)，它基于异或(XOR)和与(AND)操作。首先，我们定义always块用于描述全加器的行为：

module full_adder(
    input [1:0] a,      -- 输入A
    input [1:0] b,      -- 输入B
    input c_in,         -- 输入carry
    output reg [1:0] sum, -- 输出sum (a + b)
    output reg c_out     -- 输出carry_out
);
    always @* begin
        sum <= a ^ b;            -- 异或部分
        c_out <= ((a & b) | (a & c_in) | (b & c_in)); -- 或门部分
    end
endmodule

接下来，为了构造四位加法器，我们可以使用`component`语句来实例化四个这样的全加器，并连接它们：

module four_bit_adder(
    input [3:0] A, B,     -- 四位输入A和B
    input carry_in,       -- 第零位输入carry
    output reg [3:0] result, -- 四位结果
    output reg carry_out   -- 最终进位输出
);

component full_adder FA;
    port (
        a: in std_logic_vector(1 downto 0),
        b: in std_logic_vector(1 downto 0),
        c_in: in std_logic,
        sum: out std_logic_vector(1 downto 0),
        c_out: out std_logic
    );
end component

FA1 FA(.a(A[0]), .b(B[0]), .c_in(carry_in), .sum(result[0]), .c_out(carry_out));
FA2 FA(.a(result[0]), .b(B[1]), .c_in(carry_out), .sum(result[1]), .c_out(carrier_out for FA2)); -- 用FA1的carry_out作为FA2的carry_in
FA3 FA(.a(A[1]), .b(result[1]), .c_in(carrier_out for FA2), .sum(result[2]), .c_out(carrier_out for FA3));
FA4 FA(.a(A[2]), .b(result[2]), .c_in(carrier_out for FA3), .sum(result[3]), .c_out(carry_out)); -- 结束四位加法器
endmodule