python正则表达式匹配verilog中的模块

可以使用Python中的re模块来匹配Verilog中的模块。下面是一个简单的示例代码：

import re

# Verilog代码
verilog_code = '''
module adder(input wire a, b, output wire c);
  assign c = a + b;
endmodule
'''

# 匹配模块名称和端口
module_pattern = re.compile(r'module\s+(\w+)\s*\((.*?)\);', re.DOTALL)
port_pattern = re.compile(r'\s*(input|output)\s+(wire|reg)?\s*(.*?)\s*,?\s*', re.DOTALL)

# 查找模块
module_match = module_pattern.search(verilog_code)
if module_match:
    module_name = module_match.group(1)
    port_str = module_match.group(2)
    # 匹配端口
    port_matches = port_pattern.findall(port_str)
    print('模块名称：', module_name)
    print('端口列表：')
    for port_match in port_matches:
        direction = port_match[0]
        data_type = port_match[1]
        port_names = port_match[2].split(',')
        for port_name in port_names:
            print(direction, data_type, port_name.strip())
else:
    print('未找到模块')

输出结果：

模块名称： adder
端口列表：
input wire a
input wire b
output wire c