enum logic写一个状态机

好的，以下是一个简单的状态机示例：

module state_machine (
    input logic clk,
    input logic reset,
    input logic go,
    output logic done
);

    // 状态定义
    enum logic [1:0] state;
    parameter S0 = 2'b00;
    parameter S1 = 2'b01;
    parameter S2 = 2'b10;
    parameter S3 = 2'b11;

    // 状态寄存器
    logic [1:0] current_state, next_state;

    // 状态转移逻辑
    always_comb begin
        case (current_state)
            S0: begin
                if (go) begin
                    next_state = S1;
                end else begin
                    next_state = S0;
                end
            end
            S1: begin
                if (go) begin
                    next_state = S2;
                end else begin
                    next_state = S1;
                end
            end
            S2: begin
                if (go) begin
                    next_state = S3;
                end else begin
                    next_state = S2;
                end
            end
            S3: begin
                if (go) begin
                    next_state = S0;
                end else begin
                    next_state = S3;
                end
            end
            default: next_state = S0;
        endcase
    end

    // 状态更新
    always_ff @(posedge clk or posedge reset) begin
        if (reset) begin
            current_state <= S0;
        end else begin
            current_state <= next_state;
        end
    end

    // 输出逻辑
    assign done = (current_state == S3);

endmodule

该状态机有四个状态：S0、S1、S2、S3，其中 S3 是最终状态。输入信号 go 触发状态转移，输出信号 done 表示是否达到最终状态。该状态机使用了 Verilog 中的 enum 类型和 case 语句来实现状态转移逻辑。同时，还有一个状态寄存器和一个状态更新逻辑用于记录和更新当前状态。