用verilog写一个有限状态机

好的，下面是一个简单的 Verilog 代码实现有限状态机的例子：

module fsm (
  input clk,       // 时钟信号
  input rst,       // 复位信号
  input x,         // 输入信号
  output reg y     // 输出信号
);

  // 定义状态
  typedef enum logic [1:0] {
    S0,             // 状态0
    S1,             // 状态1
    S2,             // 状态2
    S3              // 状态3
  } state_t;

  // 定义当前状态变量和下一个状态变量
  reg [1:0] curr_state, next_state;

  // 初始化当前状态变量
  initial begin
    curr_state = S0;
  end

  // 状态转移逻辑
  always @ (posedge clk or posedge rst) begin
    if (rst) begin
      curr_state <= S0;
    end else begin
      curr_state <= next_state;
    end
  end

  // 下一个状态逻辑
  always @ * begin
    case (curr_state)
      S0: begin
        if (x) begin
          next_state = S1;
        end else begin
          next_state = S0;
        end
      end
      S1: begin
        if (x) begin
          next_state = S2;
        end else begin
          next_state = S0;
        end
      end
      S2: begin
        if (x) begin
          next_state = S3;
        end else begin
          next_state = S0;
        end
      end
      S3: begin
        if (x) begin
          next_state = S0;
        end else begin
          next_state = S0;
        end
      end
      default: next_state = S0;
    endcase
  end

  // 输出逻辑
  always @ (curr_state) begin
    case (curr_state)
      S0: y = 1'b0;
      S1: y = 1'b1;
      S2: y = 1'b0;
      S3: y = 1'b1;
      default: y = 1'b0;
    endcase
  end

endmodule

这个有限状态机有四个状态：S0、S1、S2 和 S3。输入信号 x 为 1 时，状态会按照 S0 -> S1 -> S2 -> S3 -> S0 的顺序循环；输入信号 x 为 0 时，状态会回到 S0。输出信号 y 在 S1 和 S3 时为 1，其他时候为 0。